是因爲d5的處理器芯片速率僅爲400 MHz —時鐘速度之比爲10:1。因此，當處理器需要處於內存高速快取之外的數據項時，每個週期必須等待10個時鐘週期才能使內存芯片完成數據的提取和發送。
內存延遲是因爲系統進入數據存取，操作就緒狀態前等待內存響應的時間，系統內存中存儲數據的訪問完成時引起的延期
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